ASML 分享 High-NA EUV 光刻机最新进展：目标 2024-2025 年进厂 _英特尔

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IT之家 5 月 29 日消息，半导体行业花了十多年的时间来准备极紫外线 (EUV) 光刻技术，而新的高数值孔径 EUV 光刻（High-NA EUV）技术将会比这更快。

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目前，最先进的芯片是 4/5 纳米级工艺，下半年三星和台积电还能量产 3nm 技术，而对于使用 ASML EUV 光刻技术的 Twinscan NXE:3400C 及类似系统来说，它们大都具有 0.33 NA（数值孔径）的光学器件，可提供 13 nm 分辨率。
目前来看，这种分辨率尺寸对于 7 nm / 6 nm 节点 (36 nm ~ 38 nm) 和 5nm (30 nm ~ 32 nm) 的单模已经足够用了，但随着间距低于 30 nm（超过 5 nm 级的节点）到来，13 nm 分辨率可能需要双重曝光技术，这是未来几年内的主流方法。
对于后 3nm 时代，ASML 及其合作伙伴正在开发一种全新的 EUV 光刻机 ——Twinscan EXE:5000 系列，该系列机器将具有 0.55 NA（高 NA）的透镜，分辨率达 8nm，从而在 3 nm 及以上节点中尽可能的避免双重或是多重曝光。
IT之家了解到，目前三星和台积电的技术均可采用单次曝光的 EUV 技术（NXE 3400C），但是当节点工艺推进到 5nm 处时，则需要引入双重曝光技术。对于各大晶圆代工厂来说，其主要的目标就是尽可能的避免双重或是多重曝光。
当然，我们现阶段 193nm 浸入式的 DUV 通过多重曝光也能够实现 7nm 工艺，这同样也是台积电早期7nm 所用的技术，但是这种技术更显复杂，对良率、设备、成本等都提出了很大的挑战，这同样也是现行的 EUV 技术对比 DUV 的最大优点。
自 2011 年开始，在芯片的制备中开始采用 22nm 和 16nm / 14nm 的 FinFET 晶体管结构。该结构有点是速度快，能耗低。但是缺点也很明显，制造困难成本过高。也正是因为此，对节点工艺的提升从以前的 18 个月延长到了 2.5 年或更长的时间。对于更微小的晶体管结构，光刻中光罩（掩膜）上的纳米线程结构也变得密集化，这逐渐超越了同等光源条件下的分辨率，从而导致晶圆上光刻得到的结构模糊。因此，芯片制造商开始转向多重曝光技术，将原始的掩膜上的微结构间距放宽，采用两个或多个掩膜分布进行曝光，最终将整套晶体管刻蚀到晶圆上。
虽然 ASML 计划在明年制造出下一代 High-NA光刻机的原型机，但这毕竟是集全球尖端产业之大成的产物，它们非常复杂、非常庞大且昂贵 —— 每台的成本将超过 4 亿美元，光运送就需要三架波音 747 来装载。
此外，High-NA 不仅需要新的光学器件，还需要新的光源材料，例如德国蔡司 (Carl Zeiss) 在真空中制造的一个由抛光、超光滑曲面镜组成的光学系统，甚至还需要新的更大的厂房来容纳这种机器，这都将需要大量投资。

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但为了保持半导体的性能、功率、面积和成本（PPAc）等方面的优势，已经领先的制造商们依然愿意掏钱去用新技术，而这种技术对于后 3nm 等至关节点具有重要意义。因此，无论是已经下定的英特尔，还是三星、台积电，对它的需求都是非常之高。
几周前， ASML 披露其在 2022 年第一季度的财报，称其已经收到了多个客户的 High-NA Twinscan EXE:5200 系统 (EUV 0.55 NA) 订单。
据路透社报道， ASML 上周澄清说，他们已经获得了 5 个 High-NA 产品的试点订单，预计将于 2024 年交付，并有着“超过 5 个”订单需要从 2025 年开始交付的具有“更高生产率”的后续型号。