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|英特尔CEO：Chiplet技术+英特尔代工服务，迈向10000亿个晶体管

|英特尔CEO：Chiplet技术+英特尔代工服务，迈向10000亿个晶体管

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|英特尔CEO：Chiplet技术+英特尔代工服务，迈向10000亿个晶体管

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8月23日消息 ， 近日英特尔CEO基辛格（Pat Gelsinger）在2022年度Hot Chips会议上发表了主题演讲 ， 介绍了英特尔的代工服务业务 ， 并称英特尔是 IT 领域持续发展的关键参与者 ， 其中软件是核心 ， 硬件是确保性能和功能的关键 。
基辛格表示 ， 无所不在的计算、无处不在的连接、从云到边缘的基础设施和人工智能是英特尔的四大超级技术力量 ， 所有这些都相互促进的 。 “我拥有的计算能力越多 ， 我能做的事情就越多 ， 我拥有的基础设施越多 ， 我可以存储的数据就越多 ， 我拥有的数据越多 ， 我可以进行的学习和训练的能力就越强 。 我们看到这四大超级技术越来越多地让我们的工作和生活从物理世界连接到数字世界 。 而半导体是超级技术驱动的所有数字化事物的基础 ， 我们所处的时代 ， 越来越多的半导体的制造被晶圆代工的商业模式所支持 。 ”
不过 ， 基辛格认为 ， 晶圆代工的模式正在让位于系统代工 ， Chiplet技术将多个裸片和小芯片通过先进封装在一起 ， 成为了一个系统 。 2.5 和 3D 小芯片封装需要更多类型的技术 ， 小芯片和其他 IP 在封装上结合在一起 ， 以帮助在系统代工厂中创建下一代设计 ， 这就是基辛格所说的英特尔的目标——围绕这些技术推动生态系统新技术使设计师能够进行大规模创新 。

基辛格认为摩尔定律（许多行业观察家认为该定律正在放缓）是这一切的基础 。 他表示 ， 目前通过先进封装 ， 单个系统芯片的晶体管数量已经超过了 1000 亿个 ， 预计到2030年前将增长到 1 万亿个 。 他指出 ， 英特尔去年推出的RibbonFET 晶体管结构和 Power VIA电源传输系统等技术 ， 以及使用High NA EUV光刻和 2.5/3D 封装等技术 ， 将为实现 1 万亿晶体管开辟了道路 。

其他封装技术 ， 如嵌入式多芯片互连桥 (EBIM) 有助于将更多组件连接在一起 ， 以及用于逻辑堆叠的 Foveros 技术将使英特尔能够将更多功能带入设计密集的封装中 。 像英特尔将于明年推出的“Meteor Lake”这样的新芯片 ， 之后“Arrow Lake”也将利用这些技术 。 即将推出的“Ponte Vecchio”GPU也有 47 个功能单元(Tiles)和超过 1000 亿个晶体管在一个封装中 。
未来重要的是 ， 在行业中标准化这些不同部分的组合方式 ， 不仅在英特尔内部 ， 同时也在其他行业参与者之间 。 关键的第一步是今年早些时候创建了Universal Chiplet Interconnect Express （UCIe）联盟 ， 为Chiplet做 PCI-Express 互连标准 ， 也是为将外围设备连接到计算系统所做的工作 。 芯片制造商正在创造可以将不同部分组合在一起的处理器 ， 以降低制造成本 ， 更适应软件需求 ， 并能够满足计算和网络系统不断增长的性能和吞吐量需求 。
目前加入到英特尔领导的UCIe联盟的厂商还包括AMD、Arm、高通、微软、Meta、三星、台积电、Marvell、英伟达和阿里巴巴等众多知名企业 。
“现在我们正在芯片级做 ‘使用 PCI-Express 所做的事情’ ， 并采用芯片上的单片系统 ， 该系统可能在芯片尺寸、成本和功率方面受到限制 ， 并且能够将其分解为一个解决方案 ， 该解决方案需要不仅具有先进封装的优势 ， 还具有基于 UCIe 标准实现混搭的功能 ， ”基辛格说 。 “不同的工艺技术将针对不同的功能进行优化——功率、射频、模拟、高级逻辑、内存 。 但我们还需要以一种非常易于使用的可组合方式将它们联系在一起 ， 为设计人员提供抽象概念 ， 使他们能够做更复杂的事情 ， 而无需在最低芯片级别了解每个执行和硬化 IP 的细节 。 ”

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